東京高等裁判所 平成６年（行ケ）２９３号 判決
東京都新宿区西新宿２丁目１番１号
原告
シチズン時計株式会社
代表者代表取締役
中島迪男
訴訟代理人弁理士
三澤正義
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官
荒井寿光
指定代理人
江成克己
同
及川泰嘉
同
木村良雄
同
吉野日出夫
主文
１ 原告の請求を棄却する。
２ 訴訟費用は原告の負担とする。
事実
第１ 当事者が求める裁判
１ 原告
「特許庁が平成３年審判第４１３号事件について平成６年１０月２１日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決
２ 被告
主文と同旨の判決
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、昭和５６年５月１５日、名称を「電子時計用集積回路」とする発明（以下、「本願発明」という。）について特許出願（昭和５６年特許願第７３１７２号）をしたが、平成２年１２月１８日に拒絶査定がなされたので、平成３年１月１１日に査定不服の審判を請求し、平成３年審判第４１３号事件として審理された結果、平成６年１０月２１日、「本件審判の請求は、成り立たない。」との審決がなされ、その謄本は同年１２月５日原告に送達された。
２ 本願の特許請求の範囲第２項記載の発明（以下、「本願第２発明」という。）の要旨（別紙図面Ａ参照）
電子時計用集積回路において、分周回路は直流的に定電流バイアスされたダイナミック分周回路であり、該分周回路を構成するＰチャネル電界効果トランジスタ群の入力端とＮチャネル電界効果トランジスタ群の入力端をそれぞれコンデンサで発振回路の出力端と交流的に結合することにより、分周回路ゲート容量が発振回路容量に組み込まれて動作することを特徴とする電子時計用集積回路
３ 審決の理由の要点
(1)本願発明の要旨は、特許請求の範囲１項及び２項記載のとおりの「電子時計用集積回路」にあるものと認められるところ、本願第２発明の要旨は、前項のとおりである。
(2)これに対し、昭和５５年特許出願公開第１２１７０５号公報（昭和５５年９月１９日出願公開。以下、「引用例１」という。）には、「電子時計用集積回路において、分周回路８はダイナミック分周回路であり、該分周回路８を構成するＰチャネルトランジスタ群の入力端とＮチャネルトランジスタ群の入力端をそれぞれ発振回路７の出力端と結合してなる電子時計用集積回路」が記載されている（別紙図面Ｂ参照）。
また、昭和５４年特許出願公開第２０５１号公報（昭和５４年１月９日出願公開。以下、「引用例２」という。）には、「インバータ９はＰ－MOST11、Ｎ－MOST12、第１、第２の抵抗素子13、14、第１、第２のコンデンサ15、16から構成され、インバータ10はＰ－MOST17、Ｎ－MOST18、第１、第２の抵抗素子19、20、第１、第２のコンデンサ21、22から構成されている。インバータ10のＰ－MOST17のゲートとＮ－MOST18のゲートに、それぞれ抵抗素子19、20を介して一定電圧が印加されて直流的に定電流バイアスされ、インバータ10のＰ－MOST17の入力端とＮ－MOST18の入力端は、それぞれコンデンサ21、22でインバータ９の出力端と交流的に結合されて、インバータ10のゲート容量がインバータ９容量に組み込まれて動作するようになし、これにより応答限界の向上が得られ、スイッチング時の充放電電流も減少し、一段と低電圧化することができる。」、及び、「上記したインバータは、電子時計等、使用周波数範囲が広い装置において、発振回路や分周回路の上段部に用いることができる。」ことが記載されている（別紙図面Ｃ参照）。
(3)本願第２発明と引用例１記載のものとを対比すると、引用例１記載の「Ｐチャネルトランジスタ、Ｎチャネルトランジスタ」は、それぞれ本願第２発明の「Ｐチャネル電界効果トランジスタ、Ｎチャネル電界効果トランジスタ」に相当するものであるから、両者は、「電子時計用集積回路において、分周回路はダイナミック分周回路であり、該分周回路を構成するＰチャネル電界効果トランジスタ群の入力端とＮチャネル電界効果トランジスタ群の入力端をそれぞれ発振回路の出力端と結合してなる電子時計用集積回路」である点において一致し、次の点において相違する。
「ダイナミック分周回路に関して、本願第２発明が、直流的に定電流バイアスされたものであり、Ｐチャネル電界効果トランジスタ群の入力端とＮチャネル電界効果トランジスタ群の入力端をそれぞれコンデンサで発振回路の出力端と交流的に結合することにより、分周回路ゲート容量が発振回路容量に組み込まれて動作するようになっているのに対し、引用例１記載のものはそのような構成になっていない点」
(4)上記相違点についそ検討すると、応答限界の向上と一段の低電力化を図るために、直流的に定電流バイァスされたインバータ10のＰ－MOST（本願第２発明のＰチャネル電界効果トランジスタに相当する。）の入力端とＮ－MOST（本願第２発明のＮチャネル電界効果トランジスタに相当する。）の入力端をそれぞれコンデンサでインバータ９の出力端と交流的に結合して、インバータ10のゲート容量がインバータ９容量に組み込まれて動作するようにした点が、引用例２に記載されており、そして、上記インバータを電子時計の発振回路や分周回路の上段部に用いることができることも示唆されているから、上記インバータの構成を引用例１記載のダイナミック分周回路の上段部に採用して、そのダイナミック分周回路を直流的に定電流バイアスされたものにすると共に、該分周回路のＰチャネル電界効果トランジスタ群の入力端とＮチャネル電界効果トランジスタ群の入力端をそれぞれコンデンサで発振回路の出力端と交流的に結合することにより、分周回路ゲート容量が発振回路容量に組み込まれて動作するようになすことは、当業者であれば容易に想到しえたことである。
そして、本願第２発明の要旨とする構成によってもたらされる効果も、引用例１及び引用例２記載のものから当業者であれば、予測することができた程度のものであって、格別のものとはいえない。
(5)したがって、本願第２発明は、引用例１及び引用例２記載のものに基づいて当業者が容易に発明をすることができたものと認められるから、特許法２９条２項の規定により特許を受けることができないもりであり、特許請求の範囲１項の発明について検討するまでもなく、本出願は拒絶すべきものである。
４ 審決の取消事由
本願第２発明と引用例１記載のものとが審決認定の一致点及び相違点を有すること、及び、相違点のうち「分周回路を構成するＰチャネル電界効果トランジスタ群の入力端とＮチャネル電界効果トランジスタ群の入力端をそれぞれコンデンサで発振回路の出力端と交流的に結合することにより、分周回路ゲート容量が発振回路容量に組み込まれて動作する」構成が想到容易であったことは争わない。しかしながら、審決は、本願第２発明の技術内容及び引用例２記載の技術内容を誤認して、相違点のうち分周回路を「直流的に定電圧バイアスされたダイナミック分周回路」とする構成の想到容易性の判断を行った結果、本願第２発明の進歩性を否定したものであって、違法であるから、取り消されるべきである。
(1)本願第２発明が要旨とする「定電流バイアス」の技術内容について
本願第２発明の特許請求の範囲に記載されている「定電流バイアス」は、一定の電流を流すバイアスという意味以上の解釈ができないので、その技術内容を明らかにするためには、明細書の発明の詳細の説明を参酌しなければならない。
本願第２発明は、「従来の水晶発振用増幅回路では、第１図ＡのインバータのＧＤ間を高抵抗素子で接続したものが用いられていたが、（中略）２乗領域で使用するために貫通電流が多い割に電圧増幅率が小さいし、電源電圧の変化に対して増幅率が影響を受け易く発振マージンが少ないか消費電流が多くなるかになる」（平成７年４月７日付け手続補正書添付の全文補正明細書（以下、「本願明細書」という。）１１頁７行ないし１３行）こと、及び、「ダイナミック分周回路は、動作入力周波数に上限と下限を持ち、ＦＥＴの閾値のばらつき、温度、入力振幅の影響を受け易く、（中略）動作マージンが小さい」（同１２頁２行ないし６行）ことを解決すべき技術的課題として把握し、前者の課題の解決手段を、「相互コンダクタンスを大きくかつ貫通電流を少なくするためには、何らかの方法で最適なドレィン電流となるような制御回路との組合せが必要である。これがない場合には、ＦＥＴのＶTHのばらつきや温度の変化により最適バイアス状態から外れ易く使いものにならない」（同１１頁１３行ないし１９行）との知見、後者の課題の解決手段を、「比較的高い周波数の分周を行う場合にはダイナミック分周回路が使われるが、ここでも定電流バイアスによる効果が大きい。（中略）ダイナミッタ分周回路の内で、入力信号が印加されるＦＥＴを高抵抗を介して定電流バイアスをほどこし、コンデンサを介して交流結合により入力信号の交流成分を印加すると、上記の如きダイナミック分周回路の持つ動作マージンの小ささをカバーできる」（同１１頁２０行ないし１２頁１１行）との知見に基づいて創作されたものである。
以上のような本願明細書の記載によれば、本願第２発明の特徴とするところが、ダイナミック分周回路におけるＦＥＴのうち入力信号が印加されるＦＥＴのゲートに高抵抗を介して制御回路からの定電流バイァズを施すことにあり、この定電流バイアスは、電源電圧や周囲温度の変化にかかわらず、常に制御回路によって最適なドレイン電流となるように制御されているものであることは明らかである。
これを具体的にいえば、別紙図面Ａの第７図Ｅには、Ｐ型ＦＥＴのゲートに、高抵抗を介して、カレントミラー（制御回路）の一方の出力電圧をバイアスＶBIASPとして印加し、Ｎ型ＦＥＴのゲートにも、高抵抗を介して、カレントミラーの他方の出力電圧をバイアスＶBIASNとして印加することが示されているが、このカレントミラーは、本願明細書に「レギュレータ555の出力信号は発振バイアス調整回路540、ダイナミック分周の自走周波数の調整回路542、発振分周電流調整回路548、温度検出調整回路550、552へ基準となる電圧情報を伝達する。これらの基準情報はＦＥＴを用いたカレントミラー回路により伝達され、定電流バイアスに用いられる。」（２１頁７行ないし１３行）と記載されているように、電源電圧の変動あるいは温度変化に対応して出力を変動させ、発振回路あるいは分周回路を駆動するものである。その結果、カレントミラーからのバイアス電圧は、電源電圧あるいは周囲温度の変動を補償して、常に最適な大きさのドレイン電流を保つような電圧に制御されているのであって、これが、本願第２発明が要旨とする「定電流バイアス」にほかならない。そして、分周回路にこのような「定電流バイアス」を施すことによる作用効果は、本願明細書に「第６図Ａで、ｅin＝ＶBの直線は、発振器の出力電圧幅が通常の方法の発振では電源電圧以下になるので、（中略）分周範囲は上方に拡がっているが、実際上はｅin＝ＶBの直線の下方しか使えない。実際に動作する範囲で比較すると、第６図Ｂの方が格段に範囲が広い事が判るであろう。又電源電圧に対すると同様の安定動作化の作用が温度特性及びＦＥＴの閾値のバラツキに対して効く。」（１５頁９行ないし１８行）と記載されているとおり、動作範囲の拡大と動作安定性の向上にある。
以上のとおり、本願発明が要旨とする「定電流バイアス」は、常に最適な大きさのドレイン電流を保つようなバイアス電圧を印加することであって、単に、各ＦＥＴのゲートに高抵抗を介して一定の電圧を印加することではない。本願明細書７頁８行、９行の「一定のバイアス電圧を印加して定電流バイアスし」という記載は、同趣旨を述べる他の記載（例えば、２３頁１９行ないし２４頁２行、２４頁１４行ないし１６行）からみて、「所定のバイアス電圧を印加して定電流バイアスし」の意味であることは明らかである。
(2)引用例２記載の技術内容
一方、引用例２記載の発明は、「例えば電子時計においては、使用する電池の電圧が１．５７ボルト程度である。従って上記供給電圧を得るためには、電圧降下手段が必要となり、それ自体でも電力を消費し、全体としての低電力化が期待できるとは言い切れない。また、このような素子はスレツシヨルド電圧の高い素子と共に同一チップ上に構成することは困難であるため、装置の複雑化、大型化を招く場合もある。更に第１図に示すＣ－MOSインバータは比較的ゲート容量が大きいため、扱う信号の周波数の上限が低いといった欠点も有している」（２頁左上欄７行ないし１８行）ことを解決すべき技術的課題として把握し、「特に高い周波数の信号に対して極めて低い電力で動作するインバータを備えた半導体装置を提供する」（２頁左上欄１９行ないし右上欄１行）ために、「対称相補形接続されたＰ型およびＮ型のMIS・FETと、一方の電極が相互接続され他方の電極が上記Ｐ型およびＮ型のMIS・FETの各ゲート電極にそれそれ接続された第１、第２のコンデンサと、上記Ｐ型およびＮ型のMIS・FETの各ゲート電極に接続され上記ゲート電極に一定電圧を印加することから成るインバータを備えたことを特徴とする半導体装置」（１頁左下欄４行ないし１１行）を特許請求の範囲とするものである。そして、別紙図面Ｃの第３図には、Ｐ－MOST3 とＮ－MOST4を直列接続し、各MOSTのゲートに（電源電圧を高抵抗で分割する回路を介して）一定電圧ＶDD1、ＶSS1を印加するとともに、各ゲートをコンデンサ６、８を介して入力端子Ｃに接続した構成が示され、「Ｐ－MOST3のゲート電極には（中略）第１の抵抗素子５（中略）が接続されている。Ｎ－MOST4のゲート電極には第２の抵抗素子７（中略）が接続されている。（中略）第１、第２の抵抗素子５、７の一端には例えば電池電圧を高抵抗で分割する回路（中略）に接続され、一定電圧ＶDD1、ＶSS1が印加されている。」（２頁右上欄９行ないし１９行）、「バイアス点はＰ－MOST3及びＮ－MOST4が通常ＯＮ状態にならないところ、すなわち各MOSTのスレツシヨルド電圧より小さい電圧が、ゲート、ソース間に印加されるように設定してある」（２頁左下欄７行ないし１１行）ことが記載されている。そして、このような構成による作用効果は、「対称相補形接続されたＰ型およびＮ型のMIS・FETの各ゲート電極に（中略）一定電圧を印加しているため、Ｐ型およびＮ型のMIS・FETが独立して動作し、同時にＯＮ状態となることが殆ど無く貫通電流を極めて少なくすることができると共に、コンデンサをゲート容量に対して直列接続しているため見かけ上の負荷容量が減少し、応答速度を向上できると共に充放電電流も減少させることができ、大幅な電力消費を減少させることが可能であ」（３頁左上欄１９行ないし右上欄１０行）ることとされている。
以上のとおり、引用例２に開示されているバイアス構成は一定の電圧を印加するものであって、電子回路の技術分野の慣用語である「固定バイァス」である（ＪＩＳ工業用語大辞典は、「固定バイアス」を「外部電源によって一定のバイアス電圧を得ること」と定義している。）。そして、「固定バイアス」は、これを施すことによって貫通電流をゼロにして消費電力を低減することは可能であっても、本願第２発明のように電源電圧あるいは温度の変化に対して動作の安定を図ることができないことは明らかである。そして、引用例２記載のＰ型およびＮ型のＦＥＴは、同時にＯＮ状態にならず、入力信号が印加されない状態ではドレイン電流が流れないことになるから、引用例２の記載から、常に最適な大きさのドレイン電流を保つようなバイアス電圧を印加することを企図する本願発明の「定電流バイアス」の構成に想到することは不可能である。
(3)相違点の判断の誤り
前記のとおりであるから、引用例２には直流的に定電流バイアスされたインバータが記載されているとして、このインバータの構成を引用例１記載のダイナミック分周回路の上段部に採用し、そのダイナミック分周回路を直流的に定電流バイアスされたものとすることは当業者であれば容易に想到しえたことであるとした審決の相違点の判断は、誤りである。
第３ 請求原因の認否及び被告の主張
１ 請求原因１（特許庁における手続の経緯）、２（本願第２発明の要旨）及び３（審決の理由の要点）は認めるが、４（審決の取消事由）は争う。審決の認定判断は正当であって、これを取り消すべき理由はない。
２ 本願第２発明が要旨とする「定電流バイアス」の技術内容について
原告は、本願第２発明の特許請求の範囲に記載されている「定電流バイアス」は、一定の電流を流すバイアスという意味以上の解釈ができないので、その技術内容を明らかにするためには本願明細書の発明の詳細の説明を参酌しなければならないとしたうえ、本願発明が要旨とする定電流バイアスは、制御回路によって最適なドレイン電流となるように制御されているものであると主張する。
しかしながら、「定電流バイアス」という用語は、電子回路の技術分野においては、原告主張のとおり「一定の電流を流すバイアス」の意味で普通に使用されており、一義的に明確である。そして、本願第２発明が要旨とする「定電流バイアス」を「一定の電流を流すバイアス」と解しても、その回路構成において格別の不都合は生じないから、「定電流バイアス」の技術内容を明らかにするためには本願明細書の発明の詳細の説明を参酌しなければならないという原告の主張は失当である。加えて、原告が援用する本願明細書の記載は、本願発明の特許請求の範囲１項記載の発明をも含む説明であって、本願第２発明のみに関する説明ではなく、とりわけ、解決手段に関するものとして原告が援用する本願明細書の記載は、特許請求の範囲１項記載の発明と本願第２発明とに共通する実施例の構成の説明にすぎない。
本願第２発明が要旨とする「定電流バイアス」は、その特許請求の範囲に、「分周回路は直流的に定電流バイアスされたダイナミック分周回路であり」、その分周回路が電界効果トランジスタ（ＦＥＴ）によって構成されることが記載されているのみであって、分周回路のどの部分に定電流が流れるようにバイアスするのかすら記載されていないのであるから、本願第２発明が要旨とする「定電流バイアス」を、原告主張のように「制御回路によって最適なドレイン電流となるように制御されているもの」に限定して理解すべき理由は全く存しない。
この点について、原告は、本願発明が要旨とする「定電流バイアス」は、単に各FETのゲートに高抵抗を介して一定電圧を印加することではないと主張する。
しかしながら、本願明細書の「直流的には一方のＦＥＴのゲートに高抵抗素子を介して一定のバイアス電圧を印加して定電流バイアスし」（７頁７行ないし９行）、「高抵抗8106を介して、図示のごとくＰチャネルＦＥＴ8102のゲートに所定のバイアス電圧を加えることにより、ＦＥＴ8102、8104を主要部とするインバータ型の増幅回路に定電流バイアスが行われ」（２３頁１７行ないし２４頁２行）及び「高抵抗8214、8216を介して所定のバイアス電圧をゲートに加えることによりＦＥＴの定電流バイアスが行われ」（２４頁１３行ないし１６行）という記載によれば、本願明細書にいう「定電流バイアス」とは、高抵抗素子を介して一定の電圧あるいは所定の電圧（「一定の電圧」と「所定の電圧」は、技術的に同義というべきある。）を印加することと理解するのが当然であり、特許請求の範囲１項に記載されている「相補型電界効果トランジスタの一方のゲートを高抵抗素子を介して電圧源に接続することにより該トランジスタを、ゲート電圧の変化に対しドレイン電流が指数関数的に変化する指数動作領域に、直流的に定電流バイアスし」という記載もこれに副うものであることが明らかである。
３ 引用例２記載の技術内容について
原告は、引用例２に開示されているバイアス構成は「固定バイアス」であると主張する。
しかしながら、引用例２には「Ｐ－MOST3のゲート電極には例えばポリシコン等で構成された第１の抵抗素子５と、第１のコンデンサ６の一端が接続されている。」（２頁右上欄９行ないし１２行）、「第１、第２の抵抗素子５、７の一端には例えば電池電圧を高抵抗で分割する回路（図示せず）に接続され、一定電圧ＶDD1、ＶSS1が印加されている。」（同欄１６行ないし１９行）と記載されているところ、このような回路において用いられる抵抗素子を高抵抗のものとすることは、昭和５３年特許出願公開第８７１５２号公報（乙第１号証）の３頁左下欄３行ないし８行、昭和５３年特許出願公開第１２８２５９号公報（乙第２号証）の３頁右上欄７行ないし１２行に記載されているように、本出願前の周知技術である。そうすると、引用例２記載の発明においても、MOSTのゲート電極には高抵抗を介して所定の電圧あるいは一定の電圧が印加され、電子回路の技術分野における「定電流バイアス」が行われていることが明らかであって、この構成は本願第２発明の構成と何ら変わりがない。したがって、これを殊更に「固定バイアス」と意味付けし、引用例２の記載から本願発明が要旨とする「定電流バイアス」に想到することは不可能であるという原告の主張は、全く当たらない。
この点について、原告は、ＪＩＳ工業用語大辞典を援用して、「固定バイアス」とは「外部電源によって一定のバイアス電圧を得ること」であると主張する。しかしながら、原告が援用するＪＩＳ工業用語大辞典の記載は、乙第３号証（ＪＩＳ「電子管用語」）に示されているとおり、電圧制御を行う「電子管」の技術分野における用語の定義であるから、これをもって、「固定バイアス」が、電子管とは全く関係のない引用例２記載の発明が属する技術分野における慣用語というのは当たらない。
４ 相違点の判断について
以上のとおりであるから、引用例２には応答限界の向上と一段の低電力化を図るために直流的に定電流バイアスされたインバータが記載されており、このインバータの構成を引用例１記載のダイナミック分周回路の上段部に採用して、そのダイナミック分周回路を直流的に定電流バイアスされたものとすることは当業者であれば容易に想到しえたことであるとした審決の相違点の判断に、何ら誤りはない。
第４ 証拠関係
証拠関係は、本件訴訟記録中の書証目録記載のとおりであるから、これをここに引用する。
理由
第１ 請求原因１（特許庁における手続の経緯）、２（本願第２発明の要旨）及び３（審決の理由の要点）は、当事者間に争いがない。
第２ そこで、原告主張の審決取消事由の当否を検討する。
１ 成立に争いのない甲第２号証の１のうちの特許願書添付の図面、同号証の２（平成１年４月７日付け手続補正書添付の本願明細書及び図面）、同号証の３のうちの平成２年４月１９日付け手続補正書添付の図面、及び、同号証の５（平成３年２月８日付け手続補正書）によれば、本願明細書には、本願発明の技術的課題（目的）、構成及び作用効果が次のとおり記載されていることが認められる（別紙図面Ａ参照）。
(1)技術的課題（目的）
本願発明は、比較的高い周波数の時計用集積回路の構成に関するものであって、特に低電力の水晶発振器と、同じく低電力の分周器を備えたことを特徴とする（本願明細書３頁１４行ないし１７行）。
別紙図面Ａの第１図Ａは、相補型のＦＥＴ構成のインバータ回路の結線を示し（同４頁１８行、１９行）、第２図Ａは第１図Ａのインバータの貫通電流と電流駆動能力を示す（同５頁１４行、１５行）。ＮチャネルＦＥＴのドレイン電流をＩDN、ＰチャネルＦＥＴのドレイン電洗をＩDPとした場合、貫通電流はＢ1、Ｂ2、Ｂ3を結ぶ曲線で示され、電流駆動能力はＩDDのようになる。電源電圧ＶBを低電圧及び高電圧にした場合の特性は第２図Ｂ、第２図Ｃのとおりであって、電流駆動能力は大差がないが、貫通電流は電源電圧に大きく依存することが判る。貫通電流は、インバータ回路の無負荷時に、ＦＥＴを通じて無駄に流れる電流であるから、あらゆる状況において最小限の値に抑制する必要がある（同５頁１５行ないし６頁７行）。
(2)構成
上記の技術的課題を解決するために、本願発明は、その要旨とする構成を採用したものである（平成３年２月８日付け手続補正書２枚目２行ないし３枚目１１行）。
貫通電流を最小の値に抑制するためには、電源電圧に対応したＦＥＴの閾値電圧を設定する方法、あるいは、ＦＥＴの閾値電圧に対応して電源電圧を制御する方法もあるが、本願発明は、電源電圧の依存しないＦＥＴのゲートバイアス法を採用している（本願明細書６頁７行ないし７頁５行）。すなわち、インバータを構成するＦＥＴのＰ、Ｎのゲート間はコンデンサで交流結合とし、直流的には一方のＦＥＴのゲートに高抵抗素子を介して一定のバイアス電圧を印加して定電流バイアスし、他方のＦＥＴのゲートはやはり高抵抗素子を介してドレイン電極と接続して負帰還バイアスをかける。これによってこの交流結合のインバータは増幅率の高い状態にバイアスされる。負帰還型のバイアスを用いずに他方のＦＥＴのゲートも定電流バイアスにしようとすると、ドレイン側の電位レベルがＦＥＴの特性に敏感に反映し、動作点が高増率領域に定まらない（同７頁５行ないし１７行）。
従来の水晶発振用増幅回路では、第１図ＡのインバータのＧＤ間を高抵抗素子で接続したものが用いられていたが、２乗領域（第４図のゲート電圧ＶGがＶTHより大の領域。同１０頁４行ないし７行）で使用するために、貫通電流が多い割に電圧増幅率が小さいし、電源電圧の変化に対して増幅率が影響を受け易く、発振マージンが少ないか、消費電流が多くなる。したがって、相互コンダクタンスを大きく、かつ、貫通電流を少なくするためには、何らかの方法で最適なドレイン電流となるような制御回路との組合せが必要である。これがない場合には、ＦＥＴのＶTHのばらつきや温度の変化により最適バイアス状態から外れ易く、使いものにならない（同１１頁７行ないし１９行）。
比較的高い周波数の分周を行う場合にはダイナミック分周回路が使われるが、ここでも定電流バイアスによる効果が大きい。ダイナミック分周回路は、動作入力周波数に上限と下限を持ち、ＦＥＴの閾値のばらつき、温度、入力振幅の影響を受け易く、スタティク分周回路に比較して動作マージンが小さい。ダイナミック分周回路の内で、入力信号が印加されるＦＥＴを高抵抗を介して定電流バイアスをほどこし、コンデンサを介して交流結合により入力信号の交流成分を印加すると、ダイナミック分周回路の持つ動作マージンの小ささをカバーできる。ダイナミック分周回路の動作中心周波数と水晶発振周波数とを充分に近付けておくと動作マージンを大きく取れるので有利である。定電流バイアスのバイアスレベルを合わせ込むことことによりこの動作中心周波数を調整できる。ＰチャネルＦＥＴとＮチャネルＦＥＴとでは、直流バイアスレベルが異なる。入力信号を受けるＦＥＴの直流バイアスレベルを調整できるということは、集積回路製造時のＦＥＴ特性のバラツキを等価的に吸収できることに外ならず、集積回路の収率を高め、低閾値のＦＥＴの採用を可能にする（同１１頁２０行ないし１３頁５行）。
第６図は電源電圧ＶBに対する入力信号振幅ｅinの下限値を示すもので、Ａは従来の分周回路、Ｂは分離ゲートバイアスの分周回路である（同１４頁１６行ないし１９行）。第６図Ａの分周範囲は上方に広がっているが、実際上はｅin＝ＶBの直線の下方しか使えない。実際に動作する範囲で比較すると、第６図Ｂが格段に広いことが判るであろう（同１５頁９行ないし１６行）。また、電源電圧に対すると同様の安定動作化の作用が、温度特性及びＦＥＴの閾値のバラツキに対して効く（同１５頁１６行ないし１８行）。
(3)作用効果
本願発明によれば、発振回路のＩＣ構成に大きな形状の発振用電界効果トランジスタ（ＦＥＴ）を用いてチャネル短絡効果を防ぎ、指数動作領域で動作させることにより消費電流が小にもかかわらず相互コンダクタンスを大とし、定電流バイアス法により電源電圧の低い領域から高い領域まで安定に発振マージンを確保し、交流結合により耐湿性を向上し、緩急調整を可変分周回路と微調用トリマコンデンサとの組合せとすることで発振回路の最適条件を保持することができる。また、分周回路においては、定電流バイアスとコンデンサによる交流結合により広い動作範囲を確保し、低電圧・低電力動作を可能とし、分周器は水晶発振器の正弦波出力で共振励振駆動することにより、一層の低電力化を実現することができる（本願明細書４頁２行ないし１６行）。
２ 本願第２発明が要旨とする「定電流バイアス」の技術内容について
原告は、本願第２発明の特許請求の範囲に記載されている「定電流バイアス」の技術内容を明らかにするためには本願明細書の発明の詳細の説明を参酌しなければならないとし、本願発明が要旨とする「定電流バイアス」は、常に最適な大きさのドレイン電流を保つようなバイアス電圧を印加することであると主張する。
しかしながら、前掲甲第２号証の５によれば、本願発明の特許請求の範囲には、「定電流バイアス」について、同１項記載の発明では、「発振回路は相補型の電界効果トランジスタ対からなる（中略）インバータ型の増幅器を備えて水晶発振子を励振するものであり、該相補型電界効果トランジスタの一方のゲートを高抵抗素子を介して電源圧に接続することにより該トランジスタを、ゲート電圧の変化に対しドレイン電流が指数関数的に変化する指数動作領域に、直流的に定電流バイアスし」（２枚目２行ないし１０行）と記載されているのに対し、本願第２発明では、「分周回路は直流的に定電流バイアスされた」とのみ記載され、本願第２発明においては特許請求の範囲１項のような限定は存しないことからすると、本願第２発明が要旨とする「定電流バイアス」は、通常の意味における一定の電流を流すバイアスと理解すべきものである。このことは、前記特許請求の範囲の記載を本願明細書の発明の詳細な説明及び図面の記載と関連させて検討してみても、明らかなところである。
すなわち、前掲甲第２号証の２によれば、本願明細書の発明の詳細な説明において、本願第２発明が対象とする分周回路の「定電流バイアス」に関して言及されている記載は、前掲の
ａ 「比較的高い周波数の分周を行う場合にはダイナミック分周回路が使われるが、ここでも定電流バイアスによる効果が大きい。ダイナミック分周回路は、動作入力周波数に上限と下限を持ち、ＦＥＴの閾値のばらつき、温度、入力振幅の影響を受け易く、スタティク分周回路に比較して動作マージンが小さい。ダイナミック分周回路の内で、入力信号が印加されるＦＥＴを高抵抗を介して定電流バイアスをほどこし、コンデンサを介して交流結合により入力信号の交流成分を印加すると、上記の如きダイナミック分周回路の持つ動作マージンの小ささをカバーできる。ダイナミック分周回路の動作中心周波数と水晶発振周波数とを充分に近付けておくと動作マージンを大きく取れるので有利である。定電流バイアスのバイアスレベルを合込むことによりこの動作中心周波数を調整できる。（中略）ＰチャネルＦＥＴとＮチャネルＦＥＴとでは、直流バイアスレベルが異なる。入力信号を受けるＦＥＴの直流バイアスレベルを調整できるという事は、集積回路製造時のＦＥＴ特性のバラツキを等価的に吸収できる事に外ならず、集積回路の収率を高め、低閾値のＦＥＴの採用を可にする。」（同１１頁２０行ないし１３頁５行）
のほかには、実施例の説明である
ｂ 「高抵抗8214、8216を介して所定のバイアス電圧をゲートに加えることによりＦＥＴの定電流バイアスが行なわれ、（中略）第６図Ｂ、第７図Ｂの説明で述べたように安定した分周特性のダイナミック分周回路が得られる。」（２４頁１３行ないし１８行）
のみであると認められる。
ただし、前掲甲第２号証の２によれば、本願明細書には、発振回路の「定電流バイアス」と分周回路の「定電流バイアス」とに共通する実施例の説明として、
ｃ 「レギュレータ555の出力信号は発振バイアス調整回路540、ダイナミック分周回路の自走周波数の調整回路542、発振分周電流調整回路548、温度検出調整回路550、552へ基準となる電圧情報を伝達する。これらの基準情報はＦＥＴを用いたカレントミラー回路により伝達され、定電流バイアスに用いられる。」（２１頁７行ないし１３行。なお、この部分は、「本発明による時計用集積回路の応用を示す機能ブロック図」（１９頁３行、４行）である第５図の説明として記載されているものである。）
ｄ 「第８図Ｂにおいて8500は本発明のバイアス制御回路であって、8502はレギュレータ回路、（中略）8508、8510、8512、8514は可調整型カレントミラー回路で、スイッチングトランジスタを介してバイアス電流レベル或は動作電流を調整する。」（２６頁１６行ないし２７頁１２）
と記載されていることが認められる。
一方、前掲甲第２号証の２によれば、本願明細書の発明の詳細な説明において、特許請求の範囲１項記載の発明が対象とする発振回路の「定電流バイアス」に関して言及されている記載は、前掲の
ｅ 「インバータを構成すべきＦＥＴのＰ、Ｎのゲート間はコンデンサで交流結合とし、直流的には一方のＦＥＴのゲートに高抵抗素子を介して一定のバイアス電圧を印加して定電流バイアスし、他方のＦＥＴのゲートはやはり高抵抗素子を介してドレイン電極と接続し、負帰還バイアスをかける。これによってこの交流結合のインバータは増幅率の高い状態にバイアスされる。負帰還型のバイアスを用いずに他方のＦＥＴのゲートも定電流バイアスにしようとすると、ドレイン側の電位レベルがＦＥＴの特性に敏感に反映し、動作点が高増率領域に定まらない。」（同７頁５行ないし１７行）
のほか、実施例の説明として、
ｆ 「第８図Ａにおいて、8100は定電流バイアスによる水晶時計用発振回路であって、8102は発振用のＰチャネルＦＥＴ、8104は同じくＮチャネルＦＥＴ、8106はバイアス印加用高抵抗であって、例えばポリシコン抵抗で形成し、約３００ＭΩ～５００ＭΩである。8108は負帰還バイアス用の高抵抗で、約３００ＭΩ～５００ＭΩのポリシコン高抵抗で形成されている。」（２２頁１０行ないし１７行）
ｇ 「高抵抗8106を介して、図示のごとくＰチャネルＦＥＴ8102のゲートに所定のバイアス電圧を加えることにより、ＦＥＴ8102、8104を主要部とするインバータ型の増幅回路に定電流バイアスが行なわれ、（中略）貫通電流を抑制し、高い増幅率が得られる。」（２３頁１７行ないし２４頁４行）
ｈ 「第８図Ｂにおいて、8500は本発明のバイアス制御回路であって、8502はレギュレータ回路、8504は温度により抵抗値の減少するアナログ温度補強用ポリシコン抵抗、8506は離散型温度補強用拡散抵抗で、温度と共に抵抗値を増す。温度補強は、温度の上昇と共にシリコン半導体のキャリア移動度が低下し、水晶発振が行なわれ難くなるのを補う目的で用意したものである。ポリシコン抵抗によるアナログ温度補強は温度の上昇と共にレギュレータの電流を増加させる。拡散抵抗をセンサとする離散型温度補強は、一定の温度例えば５０℃以上で、発振電流を増強するもので、発振分周部の安定化電源のＶSSHの電圧をよりローレベルに引下げる。」（２６頁１６行ないし２７頁９行）と記載されていることが認められる。
以上の記載を総合して考えると、本願発明のうち、発振回路を対象とする特許請求の範囲１項の発明は、インバータを構成する１つのＦＥＴのゲートに高抵抗を介して電圧源に接続して定電流バイアスをかける構成によって、そのＦＥＴを、「ゲート電圧の変化に対しドレイン電流が指数関数的に変化する指数動作領域」で動作させることを要旨とするものであり、したがって、その定電流バイアスは、ドレイン電流を「ゲート電圧の変化に対し指数関数的に変化する指数動作領域」にするように制御されたものであると理解することができる（ちなみに、「指数関数的に変化する指数動作領域」とは、前掲甲第２号証の２によれば、本願明細書に「各々のゲートバイアス電圧をＶBl、ＶBm、ＶBmnとして各ドレイン電流と等しくした場合、相互コンダクタンスはＩDmnとＩDmについて等しく（指数領域にある。）、ＩDlについては第４図の直線部から外れた２乗領域に入り、相互コンダクタンスはやや小さくなる。rdが２乗領域から指数領域にわたってドレイン電流に逆比例する」（１０頁１５行ないし１１頁２行）と記載されていることが認められるので、別紙図面Ａ第４図において、ゲート電流に対しドレイン電流が指数関数的に変化する領域（２次関数的に変化する領域に先立つ領域）のことと理解することができる。）。
これに反し、分周回路を対象とする本願発明の特許請求の範囲２項には、前記の特許請求の範囲１項のように「ゲート電圧の変化に対しドレイン電流が指数関数的に変化する指数動作領域に」直流的に定電流バイアスするという限定がなされていない。したがって、本願第２発明においては、分周回路を指数動作領域において動作させることは意図されていないと考えるべきであり、したがって前記の「２乗領域で使用する」「従来の水晶発振用増幅回路」（本願明細書１１頁１０行、７行）も、本願第２発明が要旨とする構成に含まれることにならざるをえない。そして、本願第２発明が要旨とす定電流バイアスの構成は、単に、高抵抗を介して所定の（あるいは、一定の）バイアス電圧をゲートに加えるものであって、それ以上に、特定の制御が行われているものと理解することはできない（特許請求の範囲１項の発明と同２項の発明とが併合出願されていても、両者が別個の発明である以上、１項の発振回路に関する定電流バイアスの構成についての記載から本願第２発明の要旨を限定的に解することはできない。）。
この点について、原告は、本願第２発明が要旨とする定電流バイアスは、単に各ＦＥＴのゲートに高抵抗を介して一定の電圧を印加することではなく、電源電圧や周囲温度の変動にかかわらず、常に最適の大きさのドレイン電流を保つようなバイアスであると主張する。
確かに、本願発明の実施例を示す別紙図面Ａ第８図には、ダイナミック分周回路8200のＦＥＴのゲートに加えられる電流は、可調整カレントミラー回路8512からのものであることが示されており、この回路8512はスイッチングトランジスタを介してバイアス電流レベルあるいは動作電流を調整するものであるから、同実施例におけるバイアス電流が制御可能のものであることは事実である。しかしながら、これはあくまで１実施例の構成にすぎず、本願第２発明の特許請求の範囲が前記のようにこの点に関する構成の特定を何らしていない以上、原告の上記主張は失当といわざえるをえない。
３ 引用例２記載の技術内容について
引用例２に、直流的に定電流バイアスされたインバータの構成が開示されていることは原告も認めて争わないところである。
この点について、原告は、引用例２記載のバイアス構成は固定バイアスであると主張する。確かに、引用例２記載のバイアス構成は、通常「固定バイアス」と称される方式のものであるが、本願第２発明が要旨とする定電流バイアスの構成が前記２のとおりである以上、引用例２記載のバイアス構成が本願第２発明の構成要件を満たしていることは明らかである。成立に争いのない甲第６号証（神谷武志作成の「見解書」）には、原告の主張に沿う記載が存することが認められるが、この記載は、本願第２発明の特許請求の範囲の記載と関連させることなく、本願明細書の発明の詳細な説明及び図面を検討した結果によるものであって、前記２の認定判断に照らし、採用できない。
４ 相違点の判断について
以上のとおりであるから、引用例２記載のインバータの構成を引用例１記載のダイナミック分周回路の上段部に採用して、そのダイナミック分周回路を直流的に定電流バイアスされたものにすることは当業者であれば容易に想到しえたことであるとした審決の相違点に係る認定判断は正当であって、本願発明の進歩性を否定した審決に原告主張のような誤りは存しない。
第３ よって、審決の取消しを求める原告の本訴請求は失当であるからこれを棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法８９条を適用して、主文のとおり判決する。
（裁判長裁判官 竹田稔 裁判官 春日民雄 裁判官 持本健司）
別紙図面 Ａ
第１図ＡはＣ／ＭＯＳイソバータの回路構成図、第１図Ｂは該インバータの入出力特性図、第１図Ｃはインバータの相互コンダクタンスと増幅率の入力特性図、
第２図Ａ、Ｂ、Ｃはインバータの貫通電流の電源電圧依存性を示す特性図、
第３図Ａはインバータの相互コンダクタンスと増幅率の電源電圧依存性を示す特性図、第３図ＢはＦＥＴのドレイン電圧とドレイン電流の関係を示す特性図。第４図はドレイン電流のゲート電圧依存性を対数目盛で表わしたものを示す関係図であり、
第５図は本発明による時計用集積回路構成の機能ブロック図であり、
第６図Ａは、ダイナミック分周器の従来構成の分周特性図、第６図Ｂは本発明による分離バイアス型ダイナミック分周器の分周特性を示す特性図、
第７図Ａ、Ｂはダイナミック分周器の自走周波数の電源電圧依存性を示し、第７図Ａは従来、第７図Ｂは本発明の特性図である、第７図Ｃは発振器における昇圧回路構成例を示す回路図、
第７図Ｄは従来形のダイナミック分周器の回路図であり、第７図Ｅは本発明による分離ゲート型ダイナミック分周回路図である。
第８図Ａ、Ｂ、Ｃは本発明による時計用集積回路構成例を示す回路図。
第９図Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇは、第８図Ａ、Ｂ、Ｃに示す回路の動作を示すタイムチャートである。
５０４…水晶振動子、５２０…発振用励振回路、５２２…分周回路、５３２…モータドライバ回路、５０８…モータ、５０２…時計用ＩＣ、５６２…テストモードカウンタ、５６０…切換回路、５６４…動作制御回路。
〈省略〉
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別紙図面 Ｂ
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別紙図面 Ｃ
１…Ｐ型のＭＯＳ・ＦＥＴ
２…Ｎ型のＭＯＳ・ＦＥＴ
３、11、17…Ｐ型のＭＩＳ・ＦＥＴとしてのＭＯＳ・ＦＥＴ
４、12、18…Ｎ型のＭＩＳ・ＦＥＴとしてのＭＯＳ・ＦＥＴ
５、13、19…第１の抵抗素子
６、15、21…第１のコンデンサ
７、14、20…第２の抵抗素子
８、16、22…第２のコンデンサ
９、10…インバータ
〈省略〉